Família RZ/N2L de MPUs Arm® Cortex®-R52 de 32 bits

O MPU RZ/N2L da Renesas é um ASSP de alto desempenho com um processador Arm Cortex-R52 com unidade de ponto flutuante (FPU), NEON™ e SRAM de 1,5 MB no chip. São uma LSI de ethernet industrial que realiza comunicação de ethernet industrial com fácil adoção sobre sistemas existentes com uma interface host paralela e interface host serial para conectar a CPU externa. O RZ/N2L suporta ethernet industrial e padrões de rede sensível ao tempo (TSN), possui Arm Cortex-R52 no máximo de 400 MHz e uma memória fortemente acoplada (256 KB) conectada diretamente à CPU.

O RZ/N2L tem um comutador de Gigabit Ethernet de três portas que suporta o padrão de rede TSN de última geração e a maioria dos protocolos de Ethernet Industrial como EtherCAT, PROFINET, EtherNet/IP™. Desde interfaces RZ/N2L a uma CPU externa, pode conectar-se facilmente aos sistemas existentes. A CPU host pode acessar diretamente a memória interna no RZ/N2L. O RZ/N2L tem um controlador de link de evento (ELC), permitindo a operação de funções periféricas sem o suporte de processamento da CPU. Isto permite a operação sincronizada com baixa latência para a sincronização de tempo no TSN.

Agilize o desenvolvimento FuSa com menos esforços e menores custos

oferece uma solução FuSa certificada para RZ/N2L a fim de reduzir os esforços dos clientes no desenvolvimento e na certificação, permitindo o uso de MCU de segurança. A solução FuSa inclui software abrangente como diagnósticos automáticos, software de plataforma de segurança funcional e uma rede de segurança. Uma função de particionamento pode separar as aplicações seguras e não seguras para evitar interferência, permitindo aos clientes reduzir os esforços de recertificação devido à separação, mesmo se uma das aplicações não seguras precisar de alteração ou de nova certificação. Usando o RZ/T2M para controle de motor com o RZ/N2L para processamento de segurança, o mesmo ambiente de desenvolvimento integrado (IDE) e ambiente de ferramentas do software pode ser utilizado para desenvolvimento de softwares em ambas as CPUs.

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